半導體先進封裝製程量測技術

前言
由於人工智慧(AI)、工業物聯網(IIoT)、高效能運算(HPC)等應用技術的需求，使得半導體元件逐漸朝向微小化趨勢，由1965年英特爾共同創辦人之一的戈登‧摩爾(Gordon Moore)提出的摩爾定律(Moore’s law)，主要預測了每隔18到24個月，積體電路上的電晶體數量將會翻倍成長，但最終由於半導體製程已接近物理極限，使得電晶體數量速度放緩，而為了突破無法再依循摩爾定律的情況下，因此半導體大廠提出了深度摩爾(More Moore)及超越摩爾(More than Moore)。
其中深度摩爾主要仍以將電晶體微小化為目的，像是2022年比利時的微電子研究中心(Interuniversity Microelectronics Centre, imec)於舊金山提出電晶體發展趨勢，從2024年進入N2節點製作環繞式閘極場效電晶體(Gate all around Field Effect Transistors, GAA)，並且經過兩代的奈米片電晶體(nanosheets transistor) ，預計於2028年進入A10節點製作叉型片電晶體(forksheet transistor)，在經由兩代叉型片電晶體後，預計於2032年進入A5節點製作互補式場效電晶體(complementart Field Effect Transistors, CFET)，此一作法則為透過結構改變來加大閘極電路面積，避免電子漏電(leakage)產生，進而可以製作更小的電晶體[1]。
而超越摩爾則不在單純降低電晶體尺寸，而是靠電路設計及系統優化等方法來提高晶片性能[2]，像早期三維晶片(three-dimensional integrated circuit, 3DIC)製程，主要透過矽通孔(Through-Silicon Via, TSV)、微凸塊(micro bump)、重分布層(Redistribution Layer, RDL)以及晶圓鍵合(wafer bonding)等技術整合，使得電子可經由上述製程當成通道傳遞至下一片晶圓，如圖1所示，亦即透過垂直方向的整合技術來達到電子傳遞的目的。後來又發展了先進封裝的整合扇出(Integrated Fan-out, InFO)封裝製程，InFO技術通過將晶片直接嵌入扇出型封裝中，不僅提高了散熱性能，還可降低封裝厚度和重量，更適合應用於高性能和輕薄設計的電子產品，因此在2016年台積電成功透過此優點奪得iPhone7 A10處理器訂單，這也是廣為人知的InFO製程事件。而隨著今年人工智慧需求大爆發，台積電採用基板晶圓上晶片封裝(Chip on Wafer on Substrate, CoWoS)技術，藉由多層晶片堆疊，可以將不同製程及不同功能的晶片封裝在一起，因此可大幅提升性能與效率，所以這種封裝更適合用於高效能運算和數據中心等應用領域[3]，如圖2所示。

圖 1 先進封裝提高晶圓間互相連接的作法

圖 2 CoWoS立體堆疊示意圖

而隨著InFO、CoWoS等先進封裝製程崛起，各製程亦需導入各種封裝技術，像是微凸塊、重分布層、晶圓鍵合及薄化晶圓製程等都需要量測技術來進行各製程站點的監控，因此本文主要針對上述四種製程技術，透過非破壞性光學量測的方式，來達到快速且高精度的量測技術。
半導體先進封裝製程量測技術
本文主要分成五大部分，前四個部分分別針對先進封裝中的微凸塊、重分布層、晶圓鍵合及薄化晶圓製程量測技術作介紹，主要對於光學設計原理、校正方法、實驗結果到系統規格，逐一作說明，第五部分則總結以上四種光學量測技術，並針對未來展望作一簡單介紹。