精密定位技術於先進封裝製程之應用

摘要：由於IC元件線寬已達到小於十奈米等級，這些IC元件的整合與封裝必須採用更短的路徑和導線來連結，降低連線的電阻與電容效應所產生的延遲，才能真正發揮這些元件的效益。加上近年來穿戴式行動裝置的日漸普及，為了達成電子產品體積更小、功耗更低及性能更佳等需求，先進封裝製程如3D/2.5D IC封裝，近年來技術發展迅速，已成為封裝新趨勢。本文將針對先進封裝製程所需的精密定位技術，主要在晶片堆疊等製程的應用進行探討。

Abstract：Since the IC circuit linewidth has reached a level less than ten nanometers, the integration and encapsulation of these IC components must adopt shorter interconnection to reduce the delay resulted from the resistance and capacitance effects and reach its best performance. As the popularity of wearable mobile devices is growing, in order to meet the needs of smaller electronic products, lower power consumption and better performance, advanced packaging processes such as 3D / 2.5D IC package has been progressing rapidly in recent years and has become new trends in packaging. This paper will focus on precision positioning technology required in advanced packaging process, mainly in the chip stacking areas.

關鍵詞：片堆疊、矽穿孔、微凸塊
Keywords：Chip Stacking, Through Silicon Via, Micro-Bump

前言
隨著半導體封裝製程的技術發展，IC的I/O端點由打線接合（wire bond）的導線架（lead frame），到採用打線接合、捲帶（tape automated bonding, TAB）或覆晶（flip chip）的球格陣列封裝（ball grid array, BGA），再演進到採用矽穿孔（through silicon via, TSV）進行晶片與晶片或晶片與中介載板（interposer）的直接連結，或者採用晶片重新建構（reconstitution）後進行晶片堆疊的扇出型（fan-out）封裝製程。從技術發展脈絡可以發現，IC封裝製程將越來越精密，凸塊尺寸也越來越小，晶片的精密堆疊與結合對製程良率的影響也越為明顯，本文將針對先進封裝製程所需的精密定位技術，主要在晶片的堆疊（含貼附、黏晶）等製程的應用進行介紹。

先進封裝製程與精密定位技術之需求
1. 封裝製程技術演進
半導體封裝製程的技術發展，如圖1，基本上跟隨IC元件線寬的縮小及摩爾定律的腳步演進。早期採用打線接合，利用細小金導線將IC晶片輸出入接點（I/O pad）與導線架連接，接腳位於晶片四周，IC的I/O接腳數目大約從個位數到100個以下。

隨著IC的元件容量愈來愈高，連接的I/O接點越來越多，對外接腳的間距越來越小，使用載板取代導線架的球格陣列封裝（BGA）技術應運而生。單晶片或多晶片採用打線接合、捲帶（TAB）或覆晶（flip chip）的方式連接下層載板，載板的上緣（upper surface）具有精密分佈的線路代替導線架與晶片輸出入接點連接，載板下緣具有面矩陣分佈的錫球或凸塊作為IC對外連接的端點，IC的I/O端點數目大約從100個到1000個以下。

由於IC元件線寬持續縮減至小於10奈米等級，IC元件的整合與封裝必須採用更短的路徑和導線來連結，才能降低電阻與電容產生的延遲（RC delay），達成高速運算並真正發揮這些元件的功能效益。加上近年來穿戴式行動裝置的日漸普及，產品追求輕薄短小、微系統化的高整合度、功耗更低及性能更佳等功能，先進封裝製程包括採用矽穿孔和微凸塊（micro-bump）的3D/2.5D封裝，以及將分離的晶片重新建構的扇出型封裝製程，近年來技術發展迅速，IC的I/O端點數目可以從1000~4000個以上，如圖2。