｜3D IC高深寬比銅電鑄製程技術

摘要：3D封裝整合能達到更小之封裝尺寸、更小的能源消耗與更高之傳輸速率，3D封裝技術相較於傳統的二維導線連接技術，具有更短之傳輸距離與更小之尺寸，這是因為IC晶片能直接貫穿連接，而不需其他連接線路，故被認為是未來封裝主流技術，而銅填孔於矽穿孔中當作連接層為重要之技術，其深寬比必須高達10，故本論文將探討高深寬比銅填孔製程。

Abstract: Three-dimensional (3D) package integration is aimed to achieve smaller package size, lower power consumption and higher device speed. The development of 3D package integration technologies is mainly motivated by shorter chip-to-chip interconnection lengths as compared to lateral chip placement and wiring approach. The ability to form backside contact pads to communicate with ICs built on the front surface of the wafer launchs new possibilities in the circuit design. The thickness uniformity of copper coating in through-silicon via (TSV) is very important. The aspect ratio of TSV should be over 10 in the future. In this study, we discuss the copper electroplating technology for 3D package.

關鍵詞：3D封裝、矽穿孔、電鍍銅

Keywords：Three-dimensional package, through-silicon via, electroplating copper

前言
未來消費性電子產業的發展將著重於小又易攜帶之多功能產品，在此趨勢下，傳統的2D IC技術已漸漸無法達到上述要求。為了解決在2D IC技術的瓶頸，IC製造產業已從2D平面製造技術轉向3D IC製造技術，因此3D IC構裝技術已被認為是新一世代半導體新技術，並將擔負起未來五年半導體市場整合晶片的重要角色。3D IC最大特點在於可讓不同矽晶片基板，利用矽穿孔（Through Silicon Via；TSV）技術進行立體堆疊整合，不但可縮短金屬導線長度及連線電阻，也能進一步減少晶片面積。隨著半導體製程演進，線路已從45奈米演進到22奈米，由於物理特性已逼近到極限，摩爾定律已有放緩的趨勢，對於封裝技術而言，新一代技術將藉由3D空間堆疊，以補足摩爾定律放緩的問題。多數人都同意一旦3D IC技術成熟後，在產品具有同樣性能的前提下，3D IC生產的成本會比傳統的2D方式為低，唯目前限於3D IC之設備及材料仍在發展階段，因此業者尚未能有效壓低成本。目前全球3D IC技術在相關的材料設備發展上，多數廠商主要的著力點仍放在佔成本比重最高的Cu Via Filling及Bonding兩部分，如圖一所示。以現階段的狀況來看，如何在製程中可提供較高的產率（Throughput）與較低製孔（TSV）成本之設備與材料為各廠商發展的重點。

以合乎經濟效益的方法建構TSV已成為3D構裝技術之關鍵主流，利用銅填充穿越矽晶片的通孔是實現3D IC的決定性因素之一，沈積晶種層與隨後的電鍍充填，已經成為標準的TSV製程。為了完成無空隙的金屬充填，晶種層的特性及電鍍製程之化學參數都必須達到最佳化，以便加速沈積效率，達成由下而上的金屬填充。